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（原标题：这将是往时的芯片？）
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IEEE IEDM 会议由 IEEE 电子器件学会主持，是大家范围最大、最具影响力的论坛，旨在展示晶体管及关联微纳电子器件界限的冲破性进展。
在第 70 届 IEEE IEDM 会议上，他们以“塑造往时的半导体本事”分享了芯片的往时本事。咱们概要如下，以飨读者。
先进的逻辑本事
基于纳米片的晶体管以及由纳米片构建的3D互补场效应晶体管 (CFET) 是延续摩尔定律微缩的关键，因为现存的FinFET架构正在达到其性能极限。纳米片是一种环栅 (GAA) 晶体管架构，其中硅堆叠的沟说念系数被栅极包围。它们比FinFET具有更好的静电限定、相对较高的驱动电流和可变的宽度。而CFET是高度集成的3D想象，其中n-FET和p-FET纳米片互相堆叠。这些堆叠器件不错单片构建（在团结晶圆上），也不错执法构建（在单独的晶圆上构建，然后进行改变和集成）。
堆叠器件内容上使晶体管密度翻倍，而无需加多器件尺寸，从辛苦毕更强盛的功能，并提高功率服从和性能。在 IEDM 2024 上，多篇论文鼓吹了以下界限的最前沿筹商：
一、台积电全新业界伊始的 2 纳米 CMOS 逻辑平台
台积电筹商东说念主员发布了大家起先进的逻辑本事。这是该公司行将推出的 2 纳米 CMOS（即 N2）平台，旨在已毕东说念主工智能、挪动和高性能计较 (HPC) 应用的节能计较。与目下量产的起先进的逻辑本事——台积电自主研发的 3 纳米 CMOS（N3）平台（于 2022 年底推出）相比，该平台在芯片密度加多 1.15 倍以上的情况下，速率提高 15%（功耗裁汰 30%）。
全新 N2 平台剿袭 GAA 纳米片晶体管；中/后端涌现互连，以及迄今为止密度最高的 SRAM 宏（约 38Mb/mm2）；以及一个举座的、系统本事协同优化 (STCO) 架构，可提供出色的想象活泼性。该架构包括可膨大的铜基重散布层和平坦钝化层（用于已毕更佳性能、强盛的 CPI 和无缝 3D 集成）；以及硅通孔 (TSV)（用于通过 F2F/F2B 堆叠传输电源/信号）。筹商东说念主员表示，N2 平台目下处于风险坐褥阶段，规划于 2025 年下半年已毕量产。
N2P（较之N2 速率提高 5%）的目标是 2025 年完成认证，并于 2026 年已毕量产。
图1a
图 1a 骄横，全新 N2 高密度单位在 Vdd 范围内比 N3E FinFlex 2-1 鳍片单位速率功耗比提高 14~15%；在较高电压下功耗裁汰 35%；在较低电压下功耗裁汰 24%。图 1b 为横截面图，骄横 N2 平台的铜重散布层 (RDL) 和钝化层可与 3D 本事无缝集成。
图1b
二、英特尔的超大范围晶体管
英特尔筹商东说念主员诠释，硅不错捏续守旧往时本事节点所需的超大范围栅极长度微缩。他们形容了何如构建栅极长度为 6 纳米、斗殴式多晶硅间距（CPP，相邻晶体管栅极之间的间距）为 45 纳米的 RibbonFET CMOS 晶体管（英特尔版块的纳米片），且电子挪动率（电子在材料中的挪动速率）不会裁汰。筹商东说念主员诠释，电子挪动率在硅厚度（Tsi）低于 3 纳米之前不会下跌，低于该厚度时，由于名义简陋度引起的电子散射就会成为问题。他们将形容何如通过奥妙的功函数工程，在低于 4 纳米的 Tsi 下已毕极低的阈值电压。这项筹商标明，
3nm 是 RibbonFET 的实践缩放极限。
图 2a 展示了漏极带领势垒裁汰 (DIBL) 与硅厚度 (Tsi) 的关连。如图所示，在 LG=18nm 处，跟着 Tsi 从 10nm 削弱到 1.5nm，DIBL 裁汰；可是，DIBL 裁汰在 Tsi <4nm 时达到填塞，低于该温度时增益十分小。而在沟通的 Tsi 下，PMOS DIBL 联系于 NMOS DIBL 有所升高。图中还展示了 INR 晶体管的 TEM 显微相片，其 Tsi 值低至 1.5nm。
图2a
图 2b 为 (a) INR 载体上已完成的 6nm RibbonFET 器件的 TEM 显微相片和 EDX 扫描图，骄横子鳍片段开；(b - d) 为 1NR 载体上纳米栅极长度下 Tsi 折柳为 5.5nm、3.1nm 和 1.7nm 的高分辨率横截面 TEM 相片。
图2b
三、台积电48纳米栅极间距全功能单片CFET反相器
在2023年的IEDM大会上，台积电筹商东说念主员展示了一种实用的单片CFET架构款式，用于逻辑本事微缩。2024年，在此基础上，他们形容了何如构建业界伊始的48纳米栅极间距的首个全功能先进CFET反相器。该反相器（逻辑电路的构建模块）由堆叠的n-FET-on-p-FET纳米片晶体管组成，当今剿袭后面斗殴和互连本事，以提高性能和想象活泼性。他们构建的器件发扬出高达1.2V的平衡电压传输特点，况且n型和p型器件均具有74-76mV/V的追究亚阈值斜率。筹商东说念主员表示，这次奏效演示的全功能CFET反相器记号着CFET本事跨越的重要里程碑，为往时逻辑本事的微缩以及功耗、性能、面积和老本（PPAC）属性的提高铺平了说念路。
图 3a 骄横，该反相器的共漏极由垂直漏极局部互连已毕。PMOS 电源通过后面金属化漏极 (BMD：backside metallized drain ) 和后面通孔 (BVD：backside via) 传输，而后面栅极通孔 (BVG：backside gate via ) 则为信号勾通提供了更大的活泼性（右图）。这些特点关于充分理会 CFET 架构的功耗、性能和面积 (PPA) 上风至关重要。
图3a
图 3b 中的中间图像是单片 CFET 互连架构的 TEM 横截面图。顶部图像详备展示了单片 CFET 触点和局部互连，其中骄横了垂直金属化漏极局部互连 (vMDLI：vertical metallized drain local interconnect)；正面工艺的 MD 和 VD，以及后面工艺的 BMD 和 BVD。底部图像重心先容了 BVG 的已毕。
图3b
图 3c 是单片 CFET 反相器在 VDD = 1.2 V 时测得的电压传输特点图。
图3C
其他论文形容了超越硅基CMOS本事的逻辑器件的更具探索性的筹商：
四、定向碳纳米管阵列创下性能记录
纳米片的微缩目下是通过减薄硅沟说念来已毕的，但东说念主们仍在发奋寻找使用如故超薄的材料替代硅的实用款式。高密度定向碳纳米管 (A-CNT：high-density aligned carbon nanotubes)、二维材料和非晶氧化物半导体 (AOS：amorphous oxide semiconductors) 等超薄沟说念材料的最新进展，为不息蔓延摩尔定律提供了后劲。A-CNT 阵列凭借其薄体、高挪动率、注入速率以及与本征CMOS的兼容性，展现出显贵的性能上风和集成后劲。可是，已毕高质地的栅极界面以优化其性能一直是一项挑战。
北京大学带领的筹商团队剿袭高密度A-CNT阵列，构建了100纳米栅长MOSFET，其填塞通态电流（Ion）为2.45mA/μm，峰值跨导（gm）为3.7mS/μm，gm/Ion比值大于1.5。这创下了超薄沟说念晶体管的新记录，以致卓绝了硅平面场效应晶体管（FET）的最大跨导。该团队还构建了50纳米栅长A-CNT MOSFET，其非本征截止频率达到302GHz，远远卓绝了硅MOSFET。这一性能的关键在于修订的栅堆叠质地，从而显贵裁汰了界面态密度。筹商东说念主员表示，通过进一步优化栅极堆叠，剿袭具有系数钝化界面的高 k 电介质，并使用经过想象的漏极结构，不错取得额外的性能提高。
图 4a 骄横了各类新兴场效应晶体管 (FET) 的性能基准；
图4a
4b 骄横了 A-CNT 器件的工艺经过；
图4b
4c 骄横了 LG = 100nm 的 A-CNT FET 的典型器件结构；
图4c
4d 是本筹商中使用的高密度 A-CNT 阵列的电子显微镜图像，该阵列的密度约为 400 个 CNT/μm，呈单层结构。
图4d
控制钌 (Ru) 源漏 (S/D) 斗殴，他们在栅极长度约为 30nm 的 WSe2 PMOS 器件中已毕了创记录的亚阈值斜率 (156mV/dec) 和漏极电流 (Idmax = 132μA/μm)。筹商东说念主员表示，这些撤消不仅突显了二维 TMD 不才一代电子产物中的应用后劲，也突显了捏续筹商以应酬剩余科学和本事挑战的病笃需要。
图 5 中的图像是记录的 GAA NMOS 器件栅极的 TEM 表征图，骄横了一个健康、共形的 GAA 架构，具有 43nm 宽的单层 MoS2 沟说念和共形的 HfO2，厚度约为 4.0nm。
图5
存储器
一、 新式 4F2 DRAM
DRAM 是电子系统中的主力存储器，但对传统硅 6F2 DRAM 存储单位的极小特征进行图案化以及扼制来自周边单位的“row hammer”电干涉是要紧挑战。为了克服这些问题，业界一直在积极开发剿袭不同材料制成的更高密度的 4F2 DRAM 想象。
由 Kioxia 带领的团队形容了一种新式 4F2 DRAM，它包含 GAA IGZO（铟镓锌氧化物）垂直沟说念晶体管和一种新的集成有蓄意，其中热敏晶体管被舍弃在高纵横比电容器的顶部而不是底部，以减少来自下方 BEOL 工艺的热影响。由于有源区不与相邻单位分享，垂直架构还能系数扼制row hammer干涉。InGaZnO VCT 已毕了卓绝 15μA/单位的导通电流和 1aA/单位的关断电流。筹商东说念主员通过奏效构建 275Mbit 阵列来演示该本事，展现了其在往时高密度、低功耗 DRAM 本事中的后劲。
图 6a 是氧化物半导体沟说念晶体管 DRAM 的暗示图。InGaZnO VCT 集成在电容器阵列上，这与硅基 4F2 DRAM 器件的架构有蓄意不同。
图6a
6b 是 InGaZnO VCT 测试结构的横截面 TEM 图像，右侧形容了 DRAM 应用所需的关键本事。栅极氧化物和 InGaZnO 是在直径 26 纳米的垂直孔中变成的。
图6b
6c 是横截面 TEM，骄横了高纵横比电容器上的 InGaZnO VCT。
图6c
二、提高IGZO TFT往时DRAM的可靠性
自2004年以来，基于IGZO的薄膜晶体管（TFT）因其低走电流而越来越受到DRAM器件和非蒸发性DRAM替代品的意思意思。可是，IGZO TFT的电气特点（举例阈值电压）会跟着器件的使用寿命而发生变化，尤其是在高温下。充分了解这些变化关于构建具有可接受可靠性水平的往时存储器本事至关重要。
IMEC的筹商东说念主员证据了他们对IGZO TFT阈值电压不踏实性进行的庸碌筹商的撤消。这些筹商标明，这种不踏实性在很猛进程上取决于器件架构、沟说念千里积、IGZO化学计量和相位以及器件责任时使用的波形等成分。筹商东说念主员详情了两种缓解阈值电压变化的潜在科罚有蓄意：使用贫铟薄膜（In~5%）以及将责任波形的占空比末端在25%以下。他们表示，这些款式是往时DRAM本事发展的关键鼓吹成分。
图7a
图 7 中的图像是暗示图，骄横了他们筹商的 (a) 底栅和 (b) 顶栅器件的一般结构。
图7b
三、迈向基于 HZO 的存储器
跟着电子系统日益复杂，业界正在寻找一种具有快速走访时辰、高经久性和追究数据保留性能的非易失性存储器。由铁电 (FE) 材料制成的栅极堆叠是一个活跃的筹商界限。（FE 材料的极化不错通过施加电场来逆转；极化景色代表“0”和“1”值，而“0”和“1”是数字数据的基础。）极端是锆酸铪 (HZO)，由于其与 CMOS 工艺的兼容性和易于微缩，正在受到深刻筹商。可是，均匀性和可靠性问题，举例经久轮回过程中的疲困，仍然是其应用的防碍。来自中国台湾National Taiwan University的筹商东说念主员将先容科罚这些问题方面取得的进展。
他们构建了具有β-W电极的金属-铁电-金属 (MFM：metal-ferroelectric-metal) 电容器，该电容器与 HZO 发扬出较低的晶格失配度 (2.9%)，并在创记录的高击穿电场下展现出无疲困经久性。他们的责任为基于 HZO 的更高性能器件开辟了说念路。
图8是底部β-W/HZO/顶部β-W MFM电容器的TEM图像（左）和HAADF图像（右）。TEM图像骄横了金属-铁电-金属结构，HAADF图像骄横了铁电HZO层中的超晶格结构。
图8
内存计较
一、高密度、快速且节能的 3D 内存计较芯片
跟着 AI 模子范围和复杂性的束缚增长，传统架构中需要在计较单位和内存单位之间挪动数据，这极地面影响了性能和能效。这种根人性的“内存壁垒”不错通过内存计较 (CIM) 款式缓解，该款式在内存里面或围聚内存的位置处理数据。但要开发高能效的 CIM 芯片，内存和逻辑的 3D 集成至关重要。
清华大学的筹商东说念主员先容了他们构建的首款基于金属氧化物CFET的3D集成芯片，该芯片可用于存储器浸入式（memory-immersed）逻辑应用。该3D单片集成芯片包含：1）一层前端Si-CMOS逻辑电路；2）一层电阻式随即存取存储器（RRAM）；以及3）一层基于氧化物半导体的CFET层，配资网其中包含一个IGZO n-MOS晶体管和一个TeOx p-MOS晶体管。这三层结构针对存储器中的矩阵矢量乘法以及存储器浸入式逻辑的数据挪动进行了严格的优化，与二维CIM电路相比，面积、延迟和能耗折柳显贵裁汰了55.1%、24.8%和44.9%。
图 9 (a) 骄横了制造工艺经过；9 (b) 骄横了芯片架构，由三个功能层组成：Si CMOS 逻辑层、基于 RRAM 的模拟 CIM 层和基于 OS-CFET 的存储器浸没逻辑层 (CMIL)，后者集成了超低袒露 IG ZO-NFET、基于 CFET 的反相器和逻辑门；9 (c) 是该芯片的横截面 TEM 图像。
图9
二、具有超高内存计较服从的 3D FeNAND
包含高达数万亿个参数的 AI 模子需要多量内存资源来处理海量数据。节能的模拟内存计较 (CIM) 开荒（举例 3D 垂直 NAND 架构）正在成为潜在的科罚有蓄意，因为它们简略提供：与 2D 阵列相比，3D FeNAND 阵列将模拟 CIM 密度提高了 4，000 倍，并展示了踏实的乘法累加 (MAC) 运算，准确率高达 87.8%，计较服从比 2D 阵列高出 1，000 倍。
这项责任提供了一种灵验的款式，不错在边际计较应用的模拟 CIM 芯片中已毕超大范围 AI 模子的处理，其中速率和低功耗运行是关键要求，而不是极高的精度。
图10
图 10 对比了模拟 CIM 应用中的 2D 和 3D 阵列。图 11 是 3D FeNAND 的 TEM 分析图，其中骄横：(a) 器件俯瞰图；(b) 低倍放大的横截面图；(c) 高倍放大的横截面图；以及 (d) 3D FeNAND 阵列中 FeFET 单位的暗示图。
图11
高频和功率器件的跨越
一、工程化衬底助力提高射频和功任意能
先进的工程化衬底简略裁汰信号损耗，已毕更佳的信号线性度，并守旧剿袭后面衬底工艺的先进集成有蓄意，从而提高射频和功率电子应用的性能。英特尔筹商东说念主员证据了业界首款高性能缩放增强型 GaN MOSHEMT 晶体管，该晶体管是在 300 毫米 GaN-on-TRSOI（“trap-rich” SOI）衬底上制造的。（MOSHEMT 器件兼具硅 MOSFET 和 III-V 族半导体的优点。）
为了展示该本事的多功能性，他们在 300 毫米 GaN-on-TRSOI 晶圆上构建了各式 GaN MOSHEMT 器件，包括带/不带栅极/源场板的器件，以及集成多个堆叠栅极的器件。一个 30 纳米栅极源场板 GaN MOSHEMT 射频晶体管，其栅-漏极间距为 400 纳米，源场板长度为 100 纳米，可驱动卓绝 1mA/μm 的大电流，并可处理高达 12V 的漏极电压摆幅。
GaN MOSHEMT 本事的射频小信号性能十分出色，发扬出较高的截止频率（fT = 190GHz 和 fMAX = 532GHz），使 6G 无线通讯更接近现实。
图 12 是在 300 毫米 GaN-on-TRSOI 晶圆上制造的源场板增强型高 k 栅介质 GaN MOSHEMT 晶体管架构暗示图。场板（field-plate）的亚微米 (LSFP=100nm) 特征尺寸使其产生的寄生电容可忽略不计。其笼统贴合（约 50nm）且围聚二维电子气 (2DEG) 的位置使其简略已毕存效的漏场限定。（2DEC 是指将电子末端在异质结界面隔壁薄区域的系统。）如今，这种精度独一在 300 毫米晶圆厂才智已毕。
图12
二、首款超宽带隙功率器件可在 250℃ 下责任
中压 (1-35kV) 电力电子器件在电网/可再生动力应用中无处不在，但更高电压的器件不错显贵减少器件数目、简化电路、削弱系统尺寸并提高系统可靠性。目下，商用高压器件主要以硅基 IGBT 和 SiC 基 MOSFET 为主，但由超宽带隙 (UWBG) 材料制成的器件目下正在被庸碌筹商，用于高压和恶劣环境应用，因为它们价钱便宜、易于制造大尺寸晶圆，况且具有宽带隙和高临界电场。Ga2O3 便是一个例子。
弗吉尼亚理工大学带领的筹商团队将先容他们何如构建横向Ga2O3结栅场效应晶体管（JFET），该晶体管剿袭高p掺杂NiO已毕增强模式责任，并剿袭搀杂漏极结构进行电场经管，其击穿电压卓绝10kV，且针对厚沟说念和薄沟说念想象，其导通电阻折柳为92Ω和703mΩ·cm2。这些器件不仅展现了通盘大于3kV的超宽带隙晶体管中最好的品性因数（FOM），而且还展现了除Si和SiC器件外通盘高压晶体管的初度250℃责任和3kV可靠性数据。这项责任将指导往时高压高温应用器件的开发。
图 13 是 Ga2O3 JFET 的 3D 暗示图。SU-8 钝化层被部分移除，以骄横里面结构。底部为横截面图，用于证据关键几何参数和电荷平衡 (CB) 条目。
图13
图 14 是 Ga2O3 JFET 与其他 BV >2kV 的先进 UWBG 功率晶体管的性能基准图（RON、SP 与 BV 的关连）。
图14
传感与成像界限的进展
一、仅需一个传感器即可测量压力、气体和温度
由首尔国立大学筹商东说念主员带领的团队先容了他们开发的一款智能多模开荒，该开荒将气体、气压和温度传感与基于内存计较的节能处理功能集成在一个紧凑的单一基板上。通过控制内存计较电容二值化神经收集，该传感器即使在各式条目下也能捏续提供高精度气体检测，准确率高达 97.8%。它还能提供高线性度和高聪惠度的气压读数，并在实践环境中提供强盛的气体识别才略，在精确环境监测和安全应用方面具有弘远后劲。
图 15 是气压传感系统的 SEM 图像
图15
二、交融彩色成像和测距信息
连年来，测距（即距离）图像传感器的应用与传统彩色 (RGB) 图像传感器一同膨大。举例，很多智高手机齐配备了这两种传感器。它们守旧 3D 成像和散景成果限定（营造赏心好意思瞻念、敷裕好意思感、专门婉曲的配景）。预测此类应用将进一步发展。目下，RGB 图像和测距信息经常使用单独的传感器网络。这会导致袒护等问题，即由于视差（即两个传感器并非在平行视野上不雅测物体）导致部分图像被袒护。两个传感器还会占用较大的空间，这对挪动开荒来说是一个流毒。
索尼筹商东说念主员形容了一种在单个芯片上同期获取RGB图像和测距信息的款式，况且两者之间互不干涉。他们将RGB像素（由招揽可见光的全色有机光电导薄膜制成）堆叠到近红外（NIR）盘曲遨游时辰（iToF）硅像素上。RGB像素剿袭1.0μm拜耳像素（彩色滤光片），测距像素剿袭4.0μm像素。有机光电导薄膜的想象旨在扼制NIR波长与RGB像素的搀杂，而透明线和RGB滤光片则扼制了iToF像素的混色，从而确保了高量子服从。该传感器在可见光和NIR光条目下均能同期、无视差地获取高分辨率RGB和测距信息，并具有追究的色召回话。
图16
图 16 是漠视的 RGB 像素堆叠在 iToF 像素上的暗示图。
图 17 中的两幅图像由彩色图像传感器使用 RGB 像素堆叠在 iToF 像素上拿获。左侧是 RGB 图像，右侧是深度图像。
图17
三、鼓吹超声波传感与成像本事发展
收获于半导体制造本事的跨越，电容式微机械超声波换能器 (CMUT：capacitive
micromachined ultrasonic transducers)（既能放射超声波，又能继承超声波）已在商场上出现。可是，挑战依然存在，包括：1）需要更好地将 MEMS 结构与 CMOS 器件集成；2）放射器 (TX，需要较大的换能器粗疏以提高放射服从) 和继承器 (RX，需要较小的粗疏以提高继承聪惠度) 之间的量度。由台湾清华大学带领的筹商东说念主员将先容他们构建的转换式 CMOS-MEMS CMUT 阵列。该阵列在次第 CMOS 平台上具有双换能粗疏（180nm 和 400nm）。该想象优先斟酌在低直流偏置电压下已毕超卓的收发服从。
实验撤消标明，在水声实验中，该想象具有较高的机电耦合强度，以及16.7kPa/V/mm2的超卓超声放射服从和57mV/kPa的继承聪惠度。这些发现以非常他筹商撤消共同突显了双粗疏CMOS上CMUT本事在超声应用方面的后劲。
图18
图 18 为拟议的 CMUT 芯片非常所含材料的横截面暗示图。图 19 中的图像为双粗疏 CMUT 器件的照相图像、显微镜图像和聚焦离子束 (FIB) 切割图像。
图19
值得善良的多元化主题论文
一、加快半导体研发坐褥力
东说念主们对仅选拔器存储器 (SOM：selector-only-memory) 本事的有趣日益浓厚，因为它有望将近似 DRAM 的读/写速率与非易失性操作相结合。SOM 培育在交叉点存储器（crosspoint memory）架构的基础上，其中存储单位不是由晶体管和电容器组成，而是由互相交叉的堆叠电极阵列组成。数字“1”和“0”位是通过改变电极之间非晶态硫族化物电介质材料的电阻来产生的。选拔器是用于选拔所需存储单位的组件。连年来，东说念主们领略到，基于硫族化物的选拔器（即双向阈值开关器件，OTS）不仅不错用作选拔器，自己还不错用作存储单位。
迄今为止，用于SOM应用的非晶态硫族化物材料仅限于Ge、As和Se硫族化物。但还有其他硫族化物，因此约莫有4000种硫族化物组合，有望已毕更密集、更快、更可靠和更节能的器件。
通过构建实验器件来寻找最好候选材料需要多量的时辰和老本。因此，三星筹商东说念主员进行了庸碌的“重新运转”（ab initio）计较机建模，以了解各式材料组合的后劲。通过筹商阈值电压漂移和存储窗口漂移（器件“开”和“关”景色之间的电压差），同期优化选拔器和存储器特点，他们详情了关键的筛选参数。他们的建模斟酌了键合特点、热踏实性、电性能和器件可靠性。这种系统性款式使他们简略从所筹商的3，888种可能性中，详情出18种有但愿用于物理实验的候选材料。预测该款式将在往时用于寻找其他器件应用的候选材料。
图 20 展示了用于识别适用于 SOM 应用的非晶硫属化物材料的四阶段筛选过程。筹商了键合特点、热踏实性、电性能和器件可靠性。
图20
二、使用东说念主工智能驱动的模拟来领略从原子到电路的热量
热量是电子开荒和电路的敌东说念主，因为它会裁汰可靠性和性能。晶体管的束缚削弱和二维/三维集成带来了更高的功率密度和责任温度，而日益复杂的电路布局和纳米级特征使得温度难以测量、经管和预测。咱们需要新的建模款式来准确、高效地模拟从单个纳米级晶体管到系统级的温度。DeepSim， Inc. 带领的团队先容了他们何如控制东说念主工智能建模和 GPU 计较才略克服现存模拟款式的局限性，从而开发出首个东说念主工智能加快的多次第原子到电路热模拟经过。
他们表示，这将使 IC 想象东说念主员简略准确地模拟其想象中的温度，并有可能克服 2D/3D IC 中新出现的热挑战。伊始，他们形容了一种地说念基于重新算原子材料建模的“原子到晶体管”款式，以及何如控制该款式预测英特尔 16 位 FinFET 的温度散布。然后，他们谈论了另一种“晶体管到电路”款式，该款式简略在不到 10 分钟的时辰内，从 FinFET 热模子构建到对活动 RISC-V 内核进行全面详备的纳米级分辨率温度预测。这是现存的非东说念主工智能器具无法相比的撤消。
图 21 中的一系列图像展示了使用 DeepSim 的 Mariana 求解器对约 1×1 cm2 芯片上 RISC-V 内核进行稳态温度模拟的撤消。RISC-V 内核外部的芯片剿袭粗节点和功率密度。关于 550×600μm 的 RSIC-V 内核，完好的次第单位细节被模拟至单个晶体管，如放大图所示。
在高细节级别下，该模拟可在配备 RTX 4090 GPU 的单台台式计较机上，在不到 10 分钟的时辰内同期计较从芯片到单个晶体管和互连的温度。需要谨慎的是，为了取得精确的纳米级温度，需要使用晶体管的纳米级功耗弧线和热特点。这代表了东说念主工智能加快的原子到电路热模拟经过的最终输出。
图21
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